江蘇DDR測試調試

現做一個測試電路，類似于圖5，驅動源是一個線性的60Ohms阻抗輸出的梯形信號，信號的上升沿和下降沿均為100ps，幅值為1V。此信號源按照圖6的三種方式，且其端接一60Ohms的負載，其激勵為一800MHz的周期信號。在0.5V這一點，我們觀察從信號源到接收端之間的時間延遲，顯示出來它們之間的時延差異。其結果如圖7所示，在圖中只顯示了信號的上升沿，從這圖中可以很明顯的看出，帶有四個地過孔環繞的過孔時延同直線相比只有3ps，而在沒有地過孔環繞的情況下，其時延是8ps。由此可知，在信號過孔的周圍增加地過孔的密度是有幫助的。然而，在4層板的PCB里，這個就顯得不是完全的可行性，由于其信號線是靠近電源平面的，這就使得信號的返回路徑是由它們之間的耦合程度來決定的。所以，在4層的PCB設計時，為符合電源完整性（powerintegrity）要求，對其耦合程度的控制是相當重要的。DDR4關于信號建立保持是的定義；江蘇DDR測試調試

DDR測試

DDRSDRAM即我們通常所說的DDR內存，DDR內存的發展已經經歷了五代，目前DDR4已經成為市場的主流，DDR5也開始進入市場。對于DDR總線來說，我們通常說的速率是指其數據線上信號的快跳變速率。比如3200MT/s,對應的工作時鐘速率是1600MHz。3200MT/s只是指理想情況下每根數據線上比較高傳輸速率，由于在DDR總線上會有讀寫間的狀態轉換時間、高阻態時間、總線刷新時間等，因此其實際的總線傳輸速率達不到這個理想值。

克勞德高速數字信號測試實驗室

地址：深圳市南山區南頭街道中祥路8號君翔達大廈A棟2樓H區 江蘇DDR測試調試DDR4信號完整性測試案例；

如何測試DDR？

DDR測試有具有不同要求的兩個方面：芯片級測試DDR芯片測試既在初期晶片階段也在封裝階段進行。采用的測試儀通常是內存自動測試設備，其價值一般在數百萬美元以上。測試儀的部分是一臺可編程的高分辨信號發生器。測試工程師通過編程來模擬實際工作環境；另外，他也可以對計時脈沖邊沿前后進行微調來尋找平衡點。自動測試儀（ATE）系統也存在缺陷。它產生的任意波形數量受制于其本身的后備映象隨機內存和算法生成程序。由于映象隨機內存深度的局限性，使波形只能在自己的循環內重復。因為DDR帶寬和速度是普通SDR的二倍，所以波形變化也應是其二倍。因此，測試儀的映象隨機內存容量會很快被消耗殆盡。為此，要保證一定的測試分辨率，就必須增大測試儀的內存。建立測試頭也是一個棘手的問題。因為DDR內存的數據讀取窗口有1—2ns，所以管腳驅動器的上升和下降時間非常關鍵。為保證在數據眼中心進行信號轉換，需要較好的管腳驅動器轉向速度。在頻率為266MHz時，開始出現傳輸線反射。設計工程師發現在設計測試平臺時必須遵循直線律。為保證信號的統一性，必須對測試頭布局進行傳輸線模擬。管腳驅動器強度必須能比較大限度降低高頻信號反射。

3.互聯拓撲對于DDR2和DDR3，其中信號DQ、DM和DQS都是點對點的互聯方式，所以不需要任何的拓撲結構，然而例外的是，在multi-rankDIMMs（DualInLineMemoryModules）的設計中并不是這樣的。在點對點的方式時，可以很容易的通過ODT的阻抗設置來做到阻抗匹配，從而實現其波形完整性。而對于ADDR/CMD/CNTRL和一些時鐘信號，它們都是需要多點互聯的，所以需要選擇一個合適的拓撲結構，圖2列出了一些相關的拓撲結構，其中Fly-By拓撲結構是一種特殊的菊花鏈，它不需要很長的連線，甚至有時不需要短線（Stub）。對于DDR3，這些所有的拓撲結構都是適用的，然而前提條件是走線要盡可能的短。Fly-By拓撲結構在處理噪聲方面，具有很好的波形完整性，然而在一個4層板上很難實現，需要6層板以上，而菊花鏈式拓撲結構在一個4層板上是容易實現的。另外，樹形拓撲結構要求AB的長度和AC的長度非常接近（如圖2）?？紤]到波形的完整性，以及盡可能的提高分支的走線長度，同時又要滿足板層的約束要求，在基于4層板的DDR3設計中，合理的拓撲結構就是帶有少短線（Stub）的菊花鏈式拓撲結構。DDR壓力測試的內容方案；

4.時延匹配在做到時延的匹配時，往往會在布線時采用trombone方式走線，另外，在布線時難免會有切換板層的時候，此時就會添加一些過孔。不幸的是，但所有這些彎曲的走線和帶過孔的走線，將它們拉直變為等長度理想走線時，此時它們的時延是不等的，

顯然，上面講到的trombone方式在時延方面同直走線的不對等是很好理解的，而帶過孔的走線就更加明顯了。在中心線長度對等的情況下，trombone走線的時延比直走線的實際延時是要來的小的，而對于帶有過孔的走線，時延是要來的大的。這種時延的產生，這里有兩種方法去解決它。一種方法是，只需要在EDA工具里進行精確的時延匹配計算，然后控制走線的長度就可以了。而另一種方法是在可接受的范圍內，減少不匹配度。對于trombone線，時延的不對等可以通過增大L3的長度而降低，因為并行線間會存在耦合，其詳細的結果，可以通過SigXP仿真清楚的看出，L3長度的不同，其結果會有不同的時延，盡可能的加長S的長度，則可以更好的降低時延的不對等。對于微帶線來說，L3大于7倍的走線到地的距離是必須的。 DDR內存條電路原理圖；江蘇DDR測試調試

DDR4物理層一致性測試；江蘇DDR測試調試

對于DDR2-800，這所有的拓撲結構都適用，只是有少許的差別。然而，也是知道的，菊花鏈式拓撲結構被證明在SI方面是具有優勢的。對于超過兩片的SDRAM，通常，是根據器件的擺放方式不同而選擇相應的拓撲結構。圖3顯示了不同擺放方式而特殊設計的拓撲結構，在這些拓撲結構中，只有A和D是適合4層板的PCB設計。然而，對于DDR2-800，所列的這些拓撲結構都能滿足其波形的完整性，而在DDR3的設計中，特別是在1600Mbps時，則只有D是滿足設計的。江蘇DDR測試調試